전기공학

디지털 논리

불 대수, 게이트, 플립플롭, 타이밍.

기초

불 대수

참/거짓을 1/0으로 두고 AND·OR·NOT 으로 조합합니다. 드모르간 법칙이 합성과 합의 바꿈을 줍니다. 진리표가 모든 입력을 나열하고, 카르노 맵이나 소프트웨어가 식을 줄입니다. 하드웨어는 전압 구간으로 1과 0을 나눕니다. 중간 전압은 금지 구역입니다. 양의 논리와 음의 논리를 한 도면에서 섞지 마세요.

게이트

NAND와 NOR는 그것만으로 모든 함수를 만들 수 있는 완전 집합입니다. XOR은 덧셈의 캐리 없는 합입니다. CMOS에서 NAND가 AND보다 트랜지스터가 적은 경우가 많아, 합성을 NAND로 내리는 일이 흔합니다. 팬아웃이 크면 지연이 늘어 타이밍이 깨집니다. 데이터시트의 t_pd 를 읽으세요.

플립플롭과 상태

조합논리만으로는 기억을 못 합니다. 래치와 에지 트리거 플립플롭이 비트를 붙듭니다. D 플립플롭이 레지스터의 기본입니다. 클록에 맞춰 상태가 바뀌는 기계가 유한상태기계입니다. 셋업·홀드 시간을 어기면 메타스테이블이 됩니다. 비동기 입력을 클록 도메인으로 넘길 때 동기화가 필요합니다.

타이밍

최대 클록은 최장 조합 경로와 플립플롭 지연이 정합니다. 경합(race)과 해저드(glitch)는 입력이 동시에 바뀔 때 납니다. 디바운스는 기계 스위치의 떨림을 걸러 줍니다. 리셋은 비동기여도 해제는 동기인 설계가 많습니다. 시뮬레이션 파형이 곧 하드웨어는 아니지만, 위반을 찾는 첫 도구입니다.

공식

드모르간

¬(A ∧ B) = ¬A ∨ ¬B, ¬(A ∨ B) = ¬A ∧ ¬B

버블을 옮기면 NAND↔NOR 변환.

XOR

A ⊕ B = (A ∨ B) ∧ ¬(A ∧ B)

둘이 다를 때만 1. 반가산기의 합.

최대 클록 (스케치)

T_clk ≥ t_cq + t_logic + t_su

클록-Q, 조합, 셋업. 스큐·지터는 여유를 깎음.

기호

t_cq 클록에서 Q까지
t_su 셋업 시간

핵심 표

NAND 완전	NOT = NAND 입력 묶음. AND = NAND 뒤 NOT
엣지	상승(posedge) 또는 하강. 데이터시트 기호 ▷
풀업	열린 컬렉터/드레인은 외부 저항으로 1을 만듦